TÉCNICAS DIGITALES 1 ING. JUAN E. COLLAZO Unidad 3: Lógica con Compuertas Rv. 20 Pág.

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COMPUERTAS. TIPOS. SIMBOLOGÍAS ALTERNATIVAS

B.A A Se había visto hasta ahora las compuertas básicas

A B.A B.A
a) B B AND, OR y NOT como base circuital para implementar
funciones lógicas elementales o básicas. Se dice que
A.A = A estas compuertas forman un grupo lógico completo.
b) A

c)
A B.A En el ejemplo a) se toma una función And y colocada
B.A
B en serie con un inversor genera una función que será la
A
A And negada o Y negada o Not Y. Existe una compuerta
B.A  B  A
d) que realiza la operación y recibe el nombre de NAND.
B B
Esta compuerta tiene una serie de características que
fig. 1 se pasan a describir en los ejemplos b, c y d.
En b) se ve cómo implementar un inversor con una
Nand, puenteando todas sus entradas (por simplicidad
de toman compuertas de solo dos entradas) basándose en los Teoremas del Álgebra de conmutación.
En c) se obtiene la AND invirtiendo un producto negado y en d) se logra una OR ya que se obtiene la
suma de dos variables usando NAND como inversores y aplicando el Teorema de De Morgan.
Los casos b a d muestran las operaciones lógicas básicas usando sólo Nand. Se concluye que se
puede obtener cualquier expresión lógica usando únicamente estas compuertas. Se dice que la Nand
es una compuerta UNIVERSAL.
A B+A B+A A B+A
a)
De manera análoga al análisis hecho anteriormente, en la B B
figura 2 se presenta la compuerta NOR que equivale a la
b) A A+A = A
combinación de la operación negación a una suma. Se
detalla la manera de obtener compuertas NOT, OR y AND a
A B+A B+A
partir de la manipulación de este tipo de compuertas y c)
B
también constituye una compuerta Universal.
A
A B  A  B.A
En fig 3 se presentan las compuertas OR exclusiva (a) y su d)
B B
negada (d). Son las únicas de 2 entradas; para operaciones
de suma módulo 2 entre más de 2 variables se usan más de fig. 2

A B+A B A BA una compuerta (n-1 compuertas si se debe hacer la suma de

a) B 0 0 0 n variables). El esquema c) provee una respuesta temporal
0 1 1 más rápida.
A  B  A.B  A.B 1 0 1
1 1 0
A
En e) se presenta el Buffer, cuya función principal es proveer
b) B niveles de corriente adecuados, o en algunos casos generar
C un retardo en algún tramo de circuito.
D
A D+ C+B+A En f) se presenta la llave bidireccional denominada
Compuerta de Transmisión. Cuando se produce su
c) B
C habilitación puede circular información desde cualquiera de
D sus terminales hacia el otro.
B A BA
d) A B+A
0 0 1
B 0 1 0 FORMAS ALTERNATIVAS DE COMPUERTAS
A  B  A.B  A.B 1 0 0
1 1 1
A A Basándose en la Ley de Shannon que establece que la
e) negación de una función lógica equivale a la dual
IN/OUT IN/OUT computando las variables negadas, se puede concluir que:
IN/OUT IN/OUT
f)
habilitación habilitación
X ( A, B,...N )  Xdual( A, B,...N )
fig. 3
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Se puede representar esta expresión gráficamente Dual de

como se indica en la fig. 4. Función
= Funcion
En base a este esquema, abajo se muestra un X
X
esquema de compuertas alternativo. fig. 4

A B+A =B.A A B.A A B+A

a B
c A e A g
B B
AND NAND NOT XNOR

B.A=B+A A B+A A
A
b
A
d B+A f h B+A
B B B B
OR NOR XOR XNOR
fig. 5

En las figuras 5 g y h se muestran dos alternativas de la XNOR. Se deja al lector demostrar (no por
dualidad) que negando una sola entrada de la XOR se obtiene una XNOR.
Las formas alternativas de compuertas permitirán visualizar mejor las distintas formas de implementar
funciones lógicas que surgen de la simplificación por el Mapa de Karnaugh, o sea en dos niveles.

8 FORMAS DE IMPLEMENTACIÓN DE CIRCUITOS LÓGICOS EN DOS NIVELES

Retomando el ejemplo del circuito conversor de código BCD natural \ BA

DC 00 01 11 10
a Aiken, se muestra la función equivalente al bit C’ del Aiken. Se lo
va a implementar como una suma de productos primero y luego 00 0 0 0 0
como producto de sumas. Se muestra el Karnaugh que conduce al 01 1 0 1 1
primer tipo de funciones agrupando '1'. La expresión da lugar a un 11 X X X X
10 1 1 X X
circuito con compuertas AND / OR que se muestra en la fig. 6a.
C '  D  C .B  C A

A a) A b)
Se pasa fácilmente de la 6a. a la 6b.
C C colocando dos inversores en serie
Y Y entre las salidas de las And y las
B B
entradas de la Or. Esto convierte a las
D D
And en Nand y la Or con entradas
AND / OR NAND / NAND negadas tambièn en Nand dejando un
A A d)
circuito con un solo tipo de comp'tas.
c)
De la 6a. se pasa a la 6c. también
C C haciendo la doble negación a la
Y Y entrada de las And y la 6d. resulta de
B B
la combinación de dobles negaciones
D D
en los dos tramos.
NOR / OR OR / NAND Si se consideran las representaciones
alternativas de compuertas, surgen los
C '  Y  D  C.B  C.A
nombres de las configuraciones que se
fig. 6. 4 formas de circuitos como Suma de Productos mencionan debajo de cada uno.

Para obtener las cuatro formas de Y=C' como producto de sumas se toman los mismos Mapas K
anteriores y se agrupan los '0' (conducen a Ynegada como SdeP y aplicando el Teo.de Shannon se
convierte a Y como PdeS):

\ BA \ BA \ BA \ BA
DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10 DC 00 01 11 10
00 0 0 0 0 00 0 0 0 0 00 0 0 1 1 00 0 1 1 0
01 0 1 1 1 01 1 0 1 1 01 0 1 0 0 01 0 1 1 0
11 X X X X 11 X X X X 11 X X X X 11 X X X X
10 1 1 X X 10 1 1 X X 10 1 1 X X 10 0 1 X X

D'  (D  C).(D  B  A) C '  ( D  C ).( D  B  A) D' (C B).(DC B).(D B A) D' A

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Se toma nuevamente la expresión de C’ cuya primer equivalencia circuital es el esquema OR / AND

que se ilustra en la fig. 7a. Siguiendo los pasos de dobles inversiones dados en las figs. 6b, c y d. se
completa la figura 7. Se deja al lector la interpretación de las mismas.

A A A A
B Y B Y B Y B Y
D D D D
C C C C
a) OR / AND b) NOR / NOR c) NAND / AND d) AND / NOR
C '  Y  (D  C ).(D  B  A)
fig. 7 4 formas de implementar un circuito como Producto de Sumas

FORMAS DEGENERADAS DE COMPUERTAS

Se denominan así a formas de conexión que degeneran en una función lógica simple (And, Or, Nand,
Nor): p.ej. en fig. 8a. una suma de 2 productos (negados) de 2 variables degenera en un producto
(negado) de 4 variables. Estas formas permiten emular compuertas de un número mayor de entradas
de las que se dispone. Se van a ilustrar 4 ejemplos basándose en compuertas de dos entradas.
Existen 4 combinaciones más cuya formulación se deja para el lector interesado.
fig. 8
Z= D.C + B.A = D.C.B.A Y=(D.C).(B.A) = D.C.B.A
C C.D C C.D D
D Y
C D C
D Z Y B
Z B
A A.B A A.B A
A
B B
NAND / OR = NAND a) AND / AND AND b)

X= D+C . B+A = D+C+B+A W=(D+C)+(B+A) = D+C+B+A

C C+D C C.D D
D W
C D C
D Z W B
Z B
A A+B A A.B A
A
B B
NOR / AND = NOR c) OR / OR = OR d)

ANÁLISIS DE UN CIRCUITO COMBINACIONAL

D C B A D C.B C.A Z
Dado un circuito lógico, analizarlo 0 0 0 0 0
C C.A
Z=D+C.B+C.A 1 0 0 0 1
A significa dar los pasos que lleven
2 0 0 1 0
a decir qué hace el circuito. 3 0 0 1 1
C C.B Para ello se parte de crear una T. 4 0 1 0 0
B de Verdad de tantas funciones 5 0 1 0 1 1 1
como compuertas tenga el circuito 6 0 1 1 0 1 1
D
y llegar a la función de salida, 7 0 1 1 1 1 1 1
fig. 9 8 1 0 0 0 1 1
como función de las anteriores.
9 1 0 0 1 1 1
10 1 0 1 0 1 1
Al completar la tabla de la función Z de salida se inspeccionan todos 11 1 0 1 1 1 1
sus renglones buscando dónde aparezca activa la señal (Z=1). Se 12 1 1 0 0 1 1
cumple para las combinaciones de entradas que equivalen en binario 13 1 1 0 1 1 1 1
a los números 5 en adelante. Se concluye que el circuito actúa como 14 1 1 1 0 1 1 1
detector de números binarios mayores de 4. 15 1 1 1 1 1 1 1 1
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CARACTERÍSTICAS DE SALIDA DE ALGUNAS COMPUERTAS. MODELO DE LLAVES.

Vcc Vcc
Vcc
Vcc RMIN/MAX Vcc
A Y

a.- Y Y Y Y
A A A
A A b.- c.- e.-
d.- RMAX/MIN Enable
Cuando se activa A
(A=1) se cierra la llave fig. 10

En la figura 10 se presentan diversas formas de representar el circuito de un inversor mediante llaves.

En a.- la señal A al activarse (A=1) cierra la llave y la salida Y queda conectada a tierra (Y=0). Un
esquema que se ajusta más a la realidad funcional de los dispositivos se representa en b y c. En b,
mediante contactos NA y NC que operan simultáneamente con A. Al activarse A, operan los dos y
resulta Y desconectada de Vcc y conectada a tierra. En d. se presenta un esquema similar al c pero
más ajustado a la realidad ya que las tensiones de salida nunca coinciden con los potenciales
extremos de fuente o de tierra, pues hay pequeñas caídas de tensión en el interior de las compuertas,
que se simbolizan con dos resistores que representan una muy baja resistencia hacia el punto donde
se cierra el contacto y muy alta hacia donde se abre y que simbolizan el comportamiento de los
transistores que actúan como dichas llaves.
Este tipo de salidas que se vinculan con los estados alto (Vcc) y bajo (Gnd=tierra) mediante llaves
(transistores actuando como tal) se denominan salidas de carga activa.

SALIDAS DE TRES ESTADOS (TRI-STATE)

Finalmente en e.- se introduce el concepto de salida de tres estados: el circuito de salida presenta una
nueva llave que permite o no dejar salir a la señal Y. Para ello una segunda señal denominada
Enable (habilitación en inglés) se encarga de manejarla. Ese tercer estado se denomina de Alta
Impedancia y significa que la llave abierta hace que el circuito visto eléctricamente desde la salida
hacia su interior aparezca como un
circuito abierto. En la figura 11 se En A Y
presenta el inversor de 3 estados. Un Y=A Y=A 0 0 HiZ
A A
pequeño triángulo simboliza esta 0 1 HiZ
característica de salida. Enable 1 0 1
A la derecha la Tabla de Verdad Enable 1 1 0
donde se simboliza que al no tener fig.11
habilitación (En = 0) la salida Y queda
en alta impedancia (Hi Z)
Una de las tantas aplicaciones que se le puede dar a compuertas con este I0
tipo de salida es la interconexión de varias de ellas por sus salidas,
En0
procurando que sólo una quede habilitada por vez, ya que la coexistencia
simultánea de conexión de dos salidas que estén en estados lógicos I1
opuestos generaría un estado de cortocircuito. En1 O

En el caso de lo representado en la figura 12, se trata de un Multiplexor de I2

4 canales, esto es un circuito de 4 entradas Ii que mediante la activación En2
de la habilitación correspondiente Ei, permite seleccionar cuál de ellas
pase a la única salida O. I3
En3
fig. 12
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SALIDAS DE COLECTOR ABIERTO (OPEN-COLLECTOR)

Considérese que se conectan dos salidas de Vcc

compuertas con carga activa como se muestra en
A X
la figura 13. Suponiendo que A ó B estén en 0 y B A X
C=D= 1 resultará abierto el contacto superior y C
V B
cerrado el inferior, produciéndose la máxima D
V
circulación de corriente de la fuente hacia tierra por Limitaciones de las Vcc
las dos llaves, pudiendo ocasionar serios daños en compuertas de carga
Y
la etapa de salida de la compuerta que pone el activa para la interco- C Y
cero. nexión de sus salidas D
En este caso la solución para ser posible esta
conexión sería tener la posibilidad de intercalar un fig. 13
resistor que limite esa corriente.
Existen compuertas que se han fabricado expresamente con su etapa de salida incompleta y que
incorporan para su funcionamiento una resistencia externa. Las mismas reciben el nombre de
compuertas open-collector, debido a que la etapa de salida corresponde al terminal de “colector” de
los transistores con que se diseñaron las compuertas (es el caso de la tecnología bipolar; para el caso
de tecnología con transistores CMOS reciben el nombre de open-drain -drenador abierto-).
En la figura 14 se representa y simboliza una compuerta Nand open collector.

Vcc Vcc Vcc

R R R Vcc
X
A 0 A X R
B B X

fig. 14 V V= X.Y

Cuando la llave de salida queda abierta, se necesita

Y Y Y
agregar un resistor exterior para cerrar el circuito con C
la fuente y “tirar hacia arriba” la tensión de salida. D b.-
a.-
Por esta razón ese resistor recibe el nombre de
Resistor de “pull-up”. A la derecha, en fig. 15a se ve fig. 15
qué sucede en este caso para los mismos valores de
entradas que los planteados anteriormente. Se aprecia que el cortocircuito fuente-tierra queda
obviado por la presencia de la resistencia R externa.

Otro aspecto a considerar de esta conexión es que cuando las entradas A, B, C, D sean tales que las
señales No X o No Y estén en cero (X = 1 ó Y = 1) circulará corriente de la fuente hacia ellas y se
produce la caída en R, con lo cual la salida V caerá a cero. Sólo si No X y No Y están en 1, la salida
V = 1, y esto no es ni más ni menos que la enunciación de la operación And entre No X y No Y. Esto
se simboliza con una compuerta And sobre el nodo de conexión de ambas salidas (fig. 15b). Se dice
que representa una AND cableada.

Aplicaciones de las compuertas de colector abierto

Un resistor externo permite limitar fig. 16

la corriente que circule por la Vcc Vcc
salida de una compuerta. Las +12V
Relay
open collector son aptas para R
A A R A
activar LED’s u otros dispositivos
que manejan corrientes mayores,
como un excitador de relais.
También se usan para facilitar la interconexión de compuertas que funcionen con distintas tensiones
de alimentación (Por ejemplo, circuitos de 12 Volt con otras que trabajen con 5 Volt de alimentación).
Se muestran estos ejemplos en fig. 16.
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Características de entrada de las compuertas +V

Se representan las compuertas con pulsadores (o llaves) y se analizará su

operación que será similar a la de las compuertas hechas con llaves Y=A.B
electrónicas, como son los transistores.
En la figura se ve el esquema de una compuerta Nand de 2 entradas. A B A /(B . A)
Sólo cuando los dos pulsadores se operan, la salida queda en cero. 0 0 1
B 0 1 1
Un tema a considerar para el funcionamiento adecuado de los circuitos es 1 0 1
el aspecto físico: tensiones, corrientes y tiempos de operación. Desde el 1 1 0
momento en que una señal excita a la entrada de la compuerta hasta que
aparece la respuesta a la salida transcurre un tiempo que tiene que ver
con las características del transistor con que está hecha la compuerta (tipo +V
de contacto) y su circuito asociado. Se puede decir que ese tiempo será:
Y=D.C.B.A
tp = k.C.L.(1/W) k= constante de proporcionalidad; C= capacitancia inter
na de los contactos y capacidades parásitas asociadas; A
L= longitud de la llave y W = ancho de la misma.
B
Si se tienen más entradas (esquema inferior) se podría considerar que el
circuito tiene un valor L total equivalente a la suma de las L de cada C
contacto, lo que según la expresión anterior, hace que el tp aumente. La
cantidad de entradas de una compuerta se define como Cargabilidad de D
entrada o Factor de carga de entrada o Abanico de entradas (fan in) y es
un número que debe mantenerse acotado a un valor pequeño, en función
de la tecnología con que se hace la compuerta, para no tener tiempos de retardo importantes.

Circuitos Multinivel para trabajar con compuertas de bajo fan in

Se verán dos casos en que se trata de implementar un circuito que realiza una función lógica de varias
variables utilizando compuertas de pocas entradas:

a) Considerando factorizar la función lógica

Ejemplo: sea la función lógica y = F(a,b,c,d,e,f,g) es decir, es un circuito de 7 entradas

y  f.c.a  f.e.d.a  g.c.b  g.e.d.b (1) sacando factor común algunas variables es:
y  f.a.(c  e.d)  g.b.(c  e.d) (2)

/f /f
c Y
a a
/f g
e b
d
a Y e
g d
c c
b
g y  f.a.(c  e.d)  g.b.(c  e.d)
e
d Arriba la implementación de (2) en 4 niveles y a
b la izquierda la (1) en 2 niveles.
y  f .c.a  f .e.d.a  g.c.b  g.e.d.b

Otro ejemplo de factorización se puede aplicar a la función w, que se deja como tarea al estudiante
interesado:
w  f .e.d.c.b.a  f .e.d.c.b.a
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b) Considerando una descomposición en funciones

Sea z  c.b.a  c.b.a  d.b.a  d.b.a (1) se factoriza procurando ver si en la expresión
resultante aparece alguna función conocida
z  c.(b.a  b.a)  d.(b.a  b.a) (2) los términos entre paréntesis representan funciones
conocidas: módulo 2 y módulo 2 negado
z  c.(b  a)  d.(b  a) (3)

sin tener que dibujar el circuito se aprecia que la expresión (1) deviene en un circuito de 2 niveles con
4 And x 3 entradas y 1 Or x 4 entradas. La (2) correspondería a 6 And x 2 entr. y 3 Or x 2 entr. en 4
niveles, lo cual no representa una mejora, pero la (3) arroja 2 Xor x 2 entr., 2 And x 3 entr. y una Or x 2
entr. en 3 niveles, que concluye en una reducción de entradas de las compuertas usadas.

OTRAS APLICACIONES DE LAS COMPUERTAS

A X H A X H X
A Y M A Y M Y
0 0 0 0 0 0 0 0 0 A
0 1 0 1 A 0 1 1 1 A
H 1 0 0 M 1 0 1
1 1 1 1 1 0

La AND como compuerta de control La XOR como inversor controlado

fig. 17

Se dice que la AND se puede utilizar como compuerta de control, ya que si se activa un terminal de
entrada (H=1), a la salida se obtiene lo que ingrese por la otra entrada (X=A), caso contrario
permanece en cero.

La XOR se puede utilizar como inversor controlado: si una entrada que se denomine Modo (M) se
activa, a la salida se obtiene lo que ingresa por la otra entrada invertido. No obstante, su uso principal
es implementar sumas módulo 2 en generadores y verificadores de paridad.

No se ha trascripto la tabla de la compuerta XNOR que se puede consultar previamente. Se verá que
la misma presenta un 1 cuando sus dos entradas son iguales. De allí que una importante aplicación
de esta compuerta sea como comparador.

Entradas no usadas

Según se verá más adelante en la Unidad correspondiente a Tecnología de Familias Lógicas, no es

conveniente dejar entradas de compuertas sin conexión. La pregunta entonces es ¿qué hacer con las
entradas de un compuerta que no van a ser utilizadas para implementar una función?
En la figura que sigue se muestran dos ejemplos con las dos compuertas típicas y se deja al lector
que deduzca cómo proceder con las restantes. Corresponde tener en cuenta que este proceder no
alcanza a las XOR y XNOR que son las únicas compuertas que tienen dos entradas solamente.

A A A A
X X Y Y
B B B B
+Vcc
X = A.B.B = A.B X = A.B.1 = A.B Y = A+B+B = A+B Y = A+B+ 0 = A+B
Distintas formas de conexión de entradas de compuertas no usadas
fig. 18
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Conexión de compuertas a contactos

En el caso de tener que acceder a

la entrada de una compuerta a Vcc
través de un contacto, se puede R
Vcc
presentar una de las dos alterna Compuerta
tivas que se ilustran en fig. 19. R Compuerta
Circuito 1
Se puede deducir la conveniencia Circuito 2
de introducir en ambos casos un
resistor conectado a tierra o fuente fig. 19
según que el contacto entreguen un
“1” (fuente) o un “0” (tierra). De no colocarlos, al abrirse el contacto la entradas de la compuerta
quedaría sin conexión, lo cual como se mencionó, no es conveniente.

Circuito selector de datos: el Multiplexor

Se vio un ejemplo en que se pedía diseñar un circuito de 3 entradas a, b y c y una salida y, que tenga
las siguientes características: si la señal c = 0, la entrada ‘a’ pasa a la salida en cambio si c = 1, es ‘b’
la que pasa a la salida. Estas son la
TV completa y el circuito correspon c b a y
a
diente. Se agrega una tabla reducida 0 0 0 0 b
0 0 1 1 c y I1 y
con c como parámetro y una c y
0 1 0 0 0 a
representación esquemática. 0 1 1 1 a I0
1 b
El circuito recibe el nombre de multi 1 0 0 0 b
plexor pues transporta múltiples 1 0 1 0 c
señales (en este caso 2) por un único 1 1 0 1 y = c.b + c.a
1 1 1 1 Fig.20
camino de salida (y). Dando un valor
a una de las variables, en este caso ‘c’,
se selecciona qué señal pasa a la salida (c se llama entrada de selección del multiplexor.
Hay multiplexores que tienen más entradas de selección y permiten seleccionar el paso a la salida de
una de entre 2n señales de entrada, siendo n el número de variables de selección.

El multiplexor como generador de funciones lógicas

Sea la función lógica y =  P3 (3,4,5,6) se escribe su tabla de verdad y tomando un Mux con tantas
variables de selección como variables tiene la función se puede implementar ésta colocando en cada
una de las entradas los estados lógicos que indica la tabla de verdad, como se ve en fig. 21 i).
Se incluye en la figura una representación simbólica de un Mux de varias entradas y la forma en que
se las denominan y como se representan sus estados en forma hexadecimal para abreviar la notación.
En este ejemplo, 8’h78 significa que el Mux tiene 8 entradas cuyos valores leídos desde la más
significativa hacia arriba en hexadecimal es 78 = b01111000
fig. 21
c b a y
0 0 0 0 0 I0
0 0 1 0 0 I2 Y
I1
8'h78 I(7..0) c b y 0 I0
0 1 0 0 0 0 0 0 a
0 1 1 1 1 I3 0 1 a
I1 y c y I0 y
1 0 0 1 1 I4 y Sel(2..0) 1 0 1
1 I2 0 b.a b
1 0 1 1 1 I5 1 1 /a I3 1 /(b.a) I1
1
a
1 1 0 1 I6
1 1 1 0 0 I7 ii) cb iii) c
i)
cba
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Recordar esta característica que es la base del análisis de implementación de funciones lógicas en
dispositivos programables como las FPGA que se utilizan en el diseño de circuitos lógicos basados en
lenguajes descriptores de hardware.
En ii) se implementa la misma función con un Mux de dos variables de selección (4 entradas de datos)
y para hacerlo se trata de hacer la misma tabla de verdad reducida en una variable.
En iii) se repite el procedimiento con un Mux de una entrada de selección (2 de datos) trabajando con
una tabla de verdad ahora reducida en 2 variables.

Otro ejemplo: implementar con Multiplexores la función y  c.a  c.(b  a) (se deja como tarea al
estudiante verificar que a esta función le corresponde la TV de la fig. 22 i)

c b a y
1 1 1 0 0 I7 c b y c b b.c y
1 1 0 1 1 I6 1 1 /a I3 I1 y
0 0 0 a
1 0 1 1 1 I5 a I2
0 I4
1 0 y 0 1 0 a
a I0
1 0 0 0 0 1 a I1 1 0 0 a
0 1 1 1 1 I3 y
0 0 a a I0 1 1 1 /a
0 1 0 0 0 I2 c
0 0 1 1 1 I1 ii) iii) b
0 0 I0
cb
0 0 0 i)
cba

fig. 22

En estos ejemplos se presentan las entradas de los Mux de mayor a menor, por ello se invierte el
ordenamiento de valores de variables en las TV i) y ii)
Primero se presenta el esquema tradicional con un Mux de 8 canales (o entradas de información) – 3
señales de selección; luego en ii) se utiliza uno de 4 entradas en base a reducir la tabla en una
variable, que termina apareciendo como variable en las entradas; finalmente en iii) se ve una
alternativa de implementar la ecuación lógica con un Mux de sólo dos entradas usando la misma tabla
reducida: efectivamente, observando dicha tabla se encuentra que cuando b y c valen 1 la salida
equivale a la entrada a negada y en los restantes casos, y = a. Esto lleva a considerar que el producto
b.a puede actuar como selector del valor de y entre a y /a. Esto permite utilizar un Mux más chico, de
una sola variable de selección, pero ésta depende de una operación lógica de dos variables.

Funciones lógicas con Multiplexores en base al Teorema de expansión de Shannon

Dada una función lógica de n variables f(a,b,...n) el Teorema de Shannon establece que:

una función f de ene variables se puede representar como la suma de dos términos: en el primero de
ellos aparece el producto de una variable cualquiera negada por la función resultante de reemplazar
dicha variable por cero en la original; en el otro término aparece el producto de la misma variable en
su forma directa o normal por la función resultante de reemplazar dicha variable por uno en la original.

f(a,b, c, ...n)  a.f(0,b,c...n)  a.f(1,b,c...n) es decir se hace el producto de /a con la función que surge
de reemplazar a por 0 y se le suma el producto de a con la
función que surge de reemplazar a por 1.

Ejemplo: aplicar el Teorema de Shannon a la función y =  P3 (3,4,5,6)

y =  P3 (3,4,5,6) = C.B.A  C.B.A  C.B.A  C.B.A tomando p.ej. C para la expansión, resulta:

y(c, b, a)  C.f (0, b, a)  C.f (1, b, a)  C.(0.B. A  0.B. A  0.B.A  0.B.A)  C.(1.B.A  1.B.A  1.B.A  1.B. A)
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y(c, b, a)  C.B.A  C.(B.(A  A)  B.A))  C.B.A  C.(B  A) (1)

¿Cómo se implementa circuitalmente esta función?

Ya que el Teorema de Shannon divide la expresión de una función I0 y

en dos términos en los que una variable aparece en ambos como
C Y B
0 B.A
A I1
factor común pero con sus estados invertidos, se implementará 1 /B+/A

dicha función en un circuito que tenga como base un Multiplexor c

en el cual dicha variable actúa como selección:

Se puede aplicar la expansión tomando otra variable, por ejemplo B:

y(c, b, a)  B.f (0, c, a)  B.f (1, c, a)  B.(C.A  C.A)  B.(C.A  C.A) => y(cba)  B.C  B.( A  C) (2)

y también se puede aplicar el Teorema tomando la variable A:

y(c, b, a)  A.f (0, b, c)  A.f (1, b, c)  A.(C.B  C.B)  A.(C.B  C.B)  y(cba) A.C  A.(B  C) (3)

expresión muy parecida a la anterior.

Al igual que antes se usa un mux de 1 selección pero ahora una I0 y
A Y
de las entradas es más simple y requiere menos lógica. 0 C C
1 BC B I1
Es decir que según la variable que se tome para expandir, el
circuito puede resultar en mayor o menor complejidad. A

Expansión con más de una variable

Si se toman dos variables para expandir la función el resultado es una suma de cuatro términos en los
cuales aparecen los productos de todas las combinaciones de estados de esas dos variables por el
valor de la función en la que se reemplazan dichas variables por el valor de cada combinación:

en este caso la implementación

w (a, b, c...n)  A.B.f (0,0, c...n)  A.B.f (0,1, c...n)  A.B.f (1,0, c...n)  A.B.f (1,1, c...n)
circuital se hará con un multiplexor
que tiene a las variables A y B como selección, es decir será un Mux de 4 entradas de datos.

Ejemplo: sea implementar la función w (A, B, C)  C.A  B.A  C.A con un Mux de 4 entradas de datos

Se toman por ejemplo las variables A y B como selección (es decir como términos de la expansión).

w (A, B, C)  A.B.w (0,0, C)  A.B. w(0,1, C)  A.B.w (1,0, C)  A.B.w (1,1, C)

w (A, B, C)  A.B.C  A.B.C  A.B.C  A.B.(C  1)  A.B.C  A.B.C  A.B.C  A.B.1

C I0
observar que acá se termina la expansión. No se sigue A B W
0 0 /C I1 y
simplificando pues debe haber cuatro términos, cada uno con
0 1 /C I2
una combinación diferente de A,B pues en ellos aparecen lo 1
1 0 C I3
que va a conectarse a las entradas del Mux: 1 1 1

AB
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Lógica proposicional en los Multiplexores:

Tomando el Mux 4 x 2 de fig. 21 ii) se puede enunciar su funcionamiento como:

<< la salida y toma el valor negado de a si cb valen “11”, si no, toma el valor ‘1’ si cb valen “10”, si no,
toma el valor de a si cb valen “01” si no y toma el valor cero >>.

Una forma similar de redacción del párrafo anterior es:

<< la salida y toma el valor negado de a cuando cb valen “11”, si no, toma el valor ‘1’ cuando cb valen
“10”, si no, toma el valor de a cuando cb valen “01”, si no y toma el valor cero >>.

También se puede redactar lo anterior diciendo:

<< De acuerdo con el valor que elija para cb, con “11” seleccione el valor negado de a en la salida Y;
con “10” seleccione el valor ‘1’ en la salida Y; con “01” seleccione el valor a en la salida Y y con “00”
seleccione cero en la salida Y >>.

Una última forma de expresión se presenta a continuación:

<< En el caso en que cb valga “11” Y toma el valor negado de a; caso en que valga “10”, Y toma el
valor ‘1’; caso en que valga “01”, Y toma el valor de a y en caso que valga “00” Y toma el valor cero >>.

¿Y para qué sirve la lógica proposicional en el diseño de circuitos?

Si se traduce cada proposición a un expresión lógica, seguramente sirva para resolver un circuito.

Ejemplo: diseñar un circuito de 6 entradas A, B, I0, I1, I2 e I3 y una salida Y, caracterizado por:

 cuando las señales BA = 00, la entrada I0 pasa a la salida,

 cuando las señales BA = 01, la entrada I1 pasa a la salida,
 cuando las señales BA = 10, la entrada I2 pasa a la salida y
 cuando las señales BA = 11, la entrada I3 pasa a la salida.

Es decir, se trata de una función cuya salida recibe

B A Y I3
una señal en función de los valores seleccionados
0 0 I0 I2
para dos variables (ByA). Esto lleva a un Multiplexor
0 1 I1 I1 Y
que usa dos variables para seleccionar cuál entrada 1 0 I2 I0
pasa a la salida, y 1 1 I3 B A

Conversores de código con Multiplexores

Se verá ahora el mismo conversor de código BCD Natural a BCD Natural Aiken
Aiken visto antes, implementado con un multiplexor. Nº D C B A D' C' B' A'
0 0 0 0 0 0 0 0 0
En este caso hay que generar las funciones lógicas D’, C’, B’ y A’ 1 0 0 0 1 0 0 0 1
a partir de una TV de 4 variables (16 renglones), es decir se van 2 0 0 1 0 0 0 1 0
a necesitar Mux de 16 canales (4 variables de selección). 3 0 0 1 1 0 0 1 1
4 0 1 0 0 0 1 0 0
5 0 1 0 1 1 0 1 1
Se puede pensar el conversor como un gran multiplexor (de 4 6 0 1 1 0 1 1 0 0
salidas) y 16 entradas que permite seleccionar el valor de c/u de 7 0 1 1 1 1 1 0 1
las 4 salidas (D’,C’,B’ y A’) en función del estado de las entradas 8 1 0 0 0 1 1 1 0
DCBA; p.ej: si DCBA = 0110 las salidas deben ser D’C’B’A’= 9 1 0 0 1 1 1 1 1
1100. 1 0 1 0 X X X X
Para determinar los valores que deben tener todas las entradas 1 0 1 1 X X X X
de cada Mux, basta con ver la TV de cada salida: p.ej. los 1 1 0 0 X X X X
valores de D’ surgen de poner en las 16 entradas los valores que 1 1 0 1 X X X X
están en la tabla y en función de cuáles sean los valores de las 1 1 1 0 X X X X
1 1 1 1 X X X X
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señales de selección – que Natural Aiken

corresponden a las variables de I15 Nº D C B A D' C' B' A'
la izquierda – la entrada I14 1 1 1 1 0 0 0 0
seleccionada pasará a la salida. 1 1 1 0 0 0 0 0
. 1 1 0 1 0 0 0 0
P. ej si se selecciona DCBA =
. 1 1 0 0 0 0 0 0
0110, en D’ aparecerá un ‘1’.
I6 D' 1 0 1 1 0 0 0 0
. 1 0 1 0 0 0 0 0
9 1 0 0 1 1 1 1 1
Presentando todos los valores . 8 1 0 0 0 1 1 1 0
de salidas del código Aiken en I1 7 0 1 1 1 1 1 0 1
formato hexadecimal, se
I0 6 0 1 1 0 1 1 0 0
obtiene la forma alternativa de 5 0 1 0 1 1 0 1 1
representación de datos a un 4 0 1 0 0 0 1 0 0
Mux, en este caso a uno DCBA 3 0 0 1 1 0 0 1 1
cuádruple: 2 0 0 1 0 0 0 1 0
1 0 0 0 1 0 0 0 1
0 0 0 0 0 0 0 0 0

Natural Aiken
I15 Nº D C B A D' C' B' A'
I15I14 1 1 1 1 0 0 0 0
I15
I14. 1 1 1 0 0 0 0 0
0 0 0 0
I15I14. 1 1 0 1 0 0 0 0
16'h02AA I14. . 1 1 0 0 0 0 0 0
. A' 1 0 1 1 0 0 0 0
16'h032C . . I6
I6 . B' 1 0 1 0 0 0 0 0
16'h03D0 . I6 3 3 3 2
. C' 9 1 0 0 1 1 1 1 1
16'h03E0 I6 . . D' 8 1 0 0 0 1 1 1 0
.
. . I1 7 0 1 1 1 1 1 0 1
I1I0 6 0 1 1 0 1 1 0 0
. I1 E D 2 A
I0 5 0 1 0 1 1 0 1 1
I1I0 4 0 1 0 0 0 1 0 0
I0 3 0 0 1 1 0 0 1 1
Sel(3..0) 2 0 0 1 0 0 0 1 0
0 0 C A
1 0 0 0 1 0 0 0 1
0 0 0 0 0 0 0 0 0

LOGICA POSITIVA Y NEGATIVA (TEMA COMPLEMENTARIO)

Tabla 1 Tabla 2 Tabla 3 Tabla 4

B A B.A B A B.A B A B.A B A B.A B A B.A

L L L 0 0 0 1 1 1 0 0 0 0 0 1
L H L 0 1 0 1 0 1 => 0 1 1 0 1 1
H L L 1 0 0 0 1 1 1 0 1 1 0 1
H H H 1 1 1 0 0 0 1 1 1 1 1 0

Lógica (+) Lógica (-) Lógica mixta:

H=1 ; L=0 H=0 ; L=1 Entradas= lóg (+)
Salidas= lóg. (-)

Para entender las diferencias entre lógica positiva y negativa, unifíquense primero las tablas de verdad
de cualquier función lógica hablando de estados altos (H) y bajos (L) en lugar de 1 y 0 o viceversa.
Se entiende como lógica positiva aquélla en que los estados altos de las variables corresponden a un
valor "superior" en magnitud al que le corresponde en los estados bajos. Esto es, en un circuito cuyos
potenciales sean 5 Volts y 0 Volts, en lógica positiva el primero corresponderá al estado alto y si se lo
representa en forma binaria, corresponderá al "1" lógico, que es superior al "0".
Luego, la T de V. de una función en lógica positiva consiste en reemplazar H = 1 y L = 0
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La lógica negativa, al contrario, se define como aquélla en que los estados altos corresponden a los
valores menores (tensión, valor lógico, etc.) y viceversa con los bajos.
Luego, la T de V. de una función en lógica negativa consiste en reemplazar H = 0 y L = 1

En el ejemplo superior se aprecian las tablas de una función AND. La tabla 2 corresponde es la vista
hasta ahora (y es lógica positiva) y la tabla 3 en lógica negativa.
Si se reordena la tabla 3 en función de los estados de B y A, se obtiene una función cuya tabla
corresponde a la que en su momento se vio como función OR. De esto se infiere que:

Una función dada en lógica positiva, equivale a su función dual en lógica negativa y viceversa

Finalmente se puede hablar de Lógica mixta, en la cual existe una forma complementaria de definir
estados lógicos: algunas variables (las de entrada) se definirán o expresarán en una lógica (positiva
o negativa) y las funciones correspondientes (o variables de salida) lo harán en la lógica opuesta.
Un análisis similar se puede hacer con las representaciones alternativas de compuertas lógicas:

A A A
Comp'ta. W DUAL de W DUAL de W
B N B Comp. N B Comp. N

En
efecto, en su momento se vió que por aplicación del Teorema de De Morgan, resultaba que:

A.B =A+B y si se niegan ambos miembros resulta: A.B =A.B =A+B

lo que significa que una operación producto equivale a la operación suma negada y a la vez con sus
variables negadas. Esto lleva a decir que el equivalente de una compuerta surge de tomar la
compuerta dual e invertir sus entradas y salidas o bien tomar la compuerta dual e ingresar con las
variables negadas y se obtiene la función negada.
En forma análoga se puede entonces considerar que si de lógica positiva a negativa se pasa
invirtiendo todas las variables, tanto de entrada como de salida, vale el siguiente esquema:
A A
Función X Función ?
W W
en en
B B
lógica (+) lógica (-)

que podría plantearse con palabras aproximadamente así: si una operación (o función) lógica entre
dos variables A y B entrega un valor W, ¿cuál es la operación que realizada entre las mismas
variables pero negadas, entregue el valor negado de W ?

Comparando con el esquema anterior, se puede verificar que la función incógnita es ni más ni menos
que la función dual de la que se dispone como dato.

A A A
Función X Función ?
W W DUAL de W
en en
B B B Función X
lógica (+) lógica (-)

Ejemplo: un circuito detecta un dígito octal mayor o igual a 5 en lógica positiva. ¿Qué función realiza
en lógica negativa?

La tabla de verdad de un detector de N >= 5 se puede ver en Tabla 1:

Invirtiendo entradas y salidas equivale a hablar del mismo circuito en lógica negativa. Se ve esto en la
tabla 2. Ahora bien, para tener una idea de lo que hace, es menester reordenar en función de los
valores crecientes de las variables independientes. Se lo ve en la tabla 3.
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Lógica positiva : Lógica negativa : Lóg.negativa - ordenado :

C B A Y C B A Y C B A Y
0 0 0 0 1 1 1 1 0 0 0 0
0 0 1 0 1 1 0 1 0 0 1 0
0 1 0 0 1 0 1 1 0 1 0 0
0 1 1 0 1 0 0 1 0 1 1 1
1 0 0 0 0 1 1 1 1 0 0 1
1 0 1 1 0 1 0 0 1 0 1 1
1 1 0 1 0 0 1 0 1 1 0 1
1 1 1 1 0 0 0 0 1 1 1 1
Tabla 1 Tabla 2 Tabla 3

Viendo esta última tabla y pensando en términos del circuito original (la performance del circuito está
indicada por las condiciones de C,B,A para que Y se ponga en “1”), se puede decir que el mismo
detecta un dígito octal mayor o igual a 3 (o bien mayor a 2).
Atención: observar que hablar de lógica negativa no significa que un circuito realice la función
contraria (que en este caso sería lograr un circuito que detectara un dígito octal menor que 5)

LOGICA POSITIVA Y LOGICA NEGATIVA CON CONTACTOS

Tabla 1 Tabla 2 Tabla 3

B A B.A B A B.A B A B.A B A B.A

L L L 0 0 0 1 1 1 0 0 0
L H L 0 1 0 1 0 1 => 0 1 1
H L L 1 0 0 0 1 1 1 0 1
H H H 1 1 1 0 0 0 1 1 1

Lógica (+) Lógica (-)

H=1 ; L=0 fig.1 H=0 ; L=1 b.-
a.-

En las figuras de abajo se aprecia un ejemplo de como entender la lógica positiva y negativa con
contactos. El tipo normal abierto opera cuando se activa A en alto (A=1). Al operar circula corriente
por sus extremos, o sea, hay transmisión entre los terminales contactados. Si A se desactiva, la
bobina releva al contacto y este queda abierto, dejando de haber transmisión entre los extremos.

¿Qué sucede con un contacto normal cerrado? Pues, normalmente va a haber transmisión entre sus
contactos sin que el mismo esté operado. Por el contrario, si se operara, se abren los contactos y
deja de haber transmisión. Es el caso contrario (negativo) del anterior. O sea que se pueden
entender los contactos normal abierto como característicos de la lógica positiva y el normal cerrado
como asociado a la lógica negativa.

Ip Ip=0 Ip=0 Ip
A=1 A=0 A=1
x A=0
x

Normal Abierto Normal Cerrado Normal Abierto Normal Cerrado

(activo en alto) (activo en bajo) (inactivo en bajo) (inactivo en alto)
HAY TRANSMISIÓN NO HAY TRANSMISIÓN
fig.2

En base a la premisa anterior, en el esquema de abajo se ilustran 3 configuraciones de 3 contactos,

equivalentes dos de ellos a las variables independientes (A y B) y el otro a la función que determina su
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operación T (transmisión en este caso). La línea de puntos que atraviesa el contacto T significa que
cuando esa línea esté energizada, opera el contacto (se abre el normal cerrado y se cierra el normal
abierto). Así por ejemplo, en ¡Error! Vínculo no válido. b si se opera el contacto T hay transmisión. Esto
sucede si se pulsan A y B lo que determina que se energice el contacto T y se opere.
A

A B A B B

a) T b) T c) T
Lógica Negativa Lógica Positiva Circuito Dual
fig.3

LN: Hay transmisión si se LP: Hay transmisión si se Dual: Hay transmisión si se

activan A o B (o los dos) activa A y se activa B activan A o B (o los dos).

El circuito dual se calcula considerando como normal al que está en lógica positiva. Observar que ser
circuito dual no significa que haya que cambiarle el tipo de contactos (ni los de las variables A, B ni del
que opera T). Dualidad acá significa cambia la forma de conectar los pulsadores (de serie a paralelo)
Por otra parte el esquema en lógica negativa no cambia la forma de conexión, pero sí el tipo de
contactos. Ahora se usan los que se activan en bajo (normal cerrado).

Nota: observar que el circuito dual y el circuito en lógica negativa hacen lo mismo; pero como lógica
negativa equivale a negar las variables y la función se concluye que “dada una cierta función lógica, si
se calcula la correspondiente función en lógica negativa (o sea la función negada con sus variables
negadas), se obtiene la misma expresión que si calculara la función dual de ella”. Esto, es ni más ni
menos que la corroboración de la ley de Shannon, con una ligera variante:

F ( A, B,....N ), Fd ( A, B,....N )

A
A +V +V +V
B
B A B

a) b) c)
Lógica Negativa Lógica Positiva Circuito Dual
fig.4

LN: no se enciende la lámpara

si no se pulsa A o no se pulsa LP: se enciende la lámpara si Dual: se enciende la lámpara
B o ninguno se pulsan A o B (o las dos) si se pulsan A y B

(es lo mismo que decir: se

enciende la lámpara si se
pulsan A y B)

¤¤¤¤¤¤¤¤¤¤¤¤
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Addendum: ejemplo de aplicación del Teorema de expansión de Shannon en dos variables.

Se tomará una función vista en el apunte de Algebra de Boole cuya tabla se D C B A W

ilustra y se puede expresar como: 0 0 0 0 0 0
1 0 0 0 1 1
w =  P4 (1,2,3,4,5,6,7,8) = 2 0 0 1 0 1
3 0 0 1 1 1
D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A  D.C.B.A (1) 4 0 1 0 0 1
5 0 1 0 1 1
Aplicando el Teorema tomando D y C como base de expansión, resulta: 6 0 1 1 0 1
7 0 1 1 1 1
w(D, C, B, A)  D.C.w(0,0, B, A)  D.C.w(0,1, B, A)  D.C.w(1,0, B, A)  D.C.w(1,1, B, A 8 1 0 0 0 1

)
9 1 0 0 1 0
se la puede simbolizar así: 10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 0
w(D,C,B,A) = w0 + w1 + w2 + w3
13 1 1 0 1 0
14 1 1 1 0 0
y se obtienen las componentes wi reemplazando DC por 00, 01, 10 y 11: 15 1 1 1 1 0

w0  0.0.B.A  0.0.B.A  0.0.B.A  0.0.B.A  0.0.B.A  0.0.B. A  0.0.B.A  0.0.B.A

w0  1.1.B.A  1.1.B.A  1.1.B.A  1.0.B.A  1.0.B.A  1.0.B.A  1.0.B.A  0.1.B.A

w0  B.A  B.A  B.A y haciendo lo mismo se obtienen las siguientes w1, w2, w3

w1  B.A  B.A  B.A  B.A  1 ; w2  B.A ; w3 = 0 ;

Finalmente se componen en una expresión:

w(D,C,B, A)  D.C. B.A  B.A  B.A)  D.C  D.C.B.A y resolviendo el paréntesis del primer término:
(

D.C. B.A  B.A  B.A)  D.C. B.A  B.(A  A))  D.C. B.A  B)  D.C. A  B) se llega a:
(

w(D,C,B, A)  D.C. B  A)  D.C  D.C.B.A

(

D C W
esta expresión se representa con una Tabla de verdad reducida en función de 0 0 B+A
las variables que se tomaron de base para la expansión (D,C). Se puede 0 1 1
tabular en forma práctica reemplazando en la expresión de w las
1 0 /B./A
combinaciones de estados de las variables DC en cada renglón y consignar la
expresión resultante en la columna w. Por ejemplo, para DC=00 sólo queda el 1 1 0
primer término B+A. La combinación DC=11 no aparece, significa que w = 0 en
ese renglón.

Si se la compara con la Tabla reducida obtenida en Algebra de Boole se verá que son coincidentes.