【20】时序逻辑 - VL23 ROM的简单实现

了不可得

于 2023-03-11 09:19:13 发布

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分类专栏：牛客刷Verilog 文章标签： Verilog

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这篇博客介绍了如何使用Verilog实现VL23 ROM，重点在于利用initial块进行储存器初始化，并通过组合逻辑读取数据。文章指出，尽管题目放在时序逻辑部分，但实际读取操作并不需要时钟信号。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

VL23 ROM的简单实现

本题注意几点：
（1）储存器初始化使用 ** initial块**
（2）从存储器中读取数据使用组合逻辑直接读取即可。所以本题到达为啥要放在时序逻辑题目下，而且给的clk有鸟用呀

1 题目 + 代码 + TestBench

在这里插入图片描述

代码

`timescale 1ns/1ns
module rom(
	input clk,
	input rst_n,
	input [7

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