sycc512的博客

已知信号在电路板上的传输速度是15cm/ns，当走线长度大于1/4*上升或下降沿时间*信号传输速度时，就需要考虑信号完整性的使用了。从右侧表格可以看到，当上升时间是1ns的时候，只要信号走线长度达到3.75cm就要考虑信号完整性的使用了。而随着芯片工艺的提升，即使是集成电路工作频率很低，但是信号上升沿和下降沿确很陡峭，从10%幅值到90%可能只需要几ns，这个时候的频率其实已经很高了。二.什么时候需要开始考虑信号完整性的使用。左图是以前的芯片，右图是现在的芯片。一.产生信号完整性问题的原因。

可以看到增加VRM和大电容后，低频段的阻抗明显变小，同时1M赫兹以下多种容值并联的阻抗小于同种电容并联；由上图可以看出，当两个不同容值的电容并联时，在两个自谐振频率点之间会形成一个并联谐振频率，这个频率点的阻抗会大于任何单独一个电容的阻抗。方法1形成了2个一高一低的波峰，方法2形成了2个一样高的波峰。3. 电源调节模块VRM和大电容主导低频段的阻抗，集成电路的封装内电容和内核电容主导高频段的阻抗。6. 对于有低阻抗要求的电源分配网络，对阻抗起到决定作用的是元件的等效串联电感和系统的环路电感。

2. 在电源和接地平面间使用更薄的介质：较薄的介质意味着较低的介电常数，这有助于增加分布电容，减小分布电感， 从而降低阻抗。这个磁场的强 度与电流成正比，与走线的长度成反比。当电源层和地层之间的距离减小时，磁场更容易集中在这两个平面之间，减少了能量泄漏到周围的空间，从而降低了分布电感。也就是说，更近的距离意味着更少的能量会被浪费在周围的环境中，更多的能量会留在电源和地之间，这有利于降低阻抗。此外，更近的距离也有助于减少电磁干扰（EMI），因为大部分能量都被限制在电源和地之间，减少了对外部环境的影响。

芯片封装内的电感主要是芯片邦定等产生的，这个通过PCB设计是无法解决的，所以上面说过当频率大于100Mhz时，分配网络的阻抗主要由集成电路决定。芯片内的内核电容主要是MOS管的结电容，集成电路MOS管越大，总的电容值就越大，一般用C/A（uF/cm2）来描述芯片内部电容的大小，需要注意的是A仅仅是晶元的面积。右侧曲线显示的是左上角电路，在VRM打开（黑色曲线）及关闭（灰色曲线）时电源分配网络的阻抗值，从图中我们很容易看出，VRM在10K以下频率能降低电源分配网络的阻抗。VRM指的是LDO和开关电源等。

由于集成网络中的电流和PDN阻抗都是与频率有关的函数，所以PDN上消耗的电压是随频率变化的，集成电路两端的电压V(f)也就随之波动了。为了减小集成电路的电压波动，同时为了改善EMC性能（高频变化的电压会产生EMC问题），就需要将PDN的阻抗Z(f)控制在一定范围内，这就是PDN目标阻抗设计的意义。左边的图是电流的时域和频域波形，右半边的是阻抗的频域和芯片上电压的时域波形，芯片上的电压波动的频域波形就是右上方图片竖线部分。我个人的理解是，从单片机等集成芯片的VCC和GND向外看，等效的阻抗就是电源分配网络。

上图曲线中，C11是信号线和参考面（信号回路）之间的电容，C12是相邻两条信号线的互容。信号线之间要避免长距离的平行布线，右侧最上面的方式1中线号线不仅平行而且堆叠层间距很小，是最容易产生串扰的，最下方的方式是比较好的布线方式。公式V*Kf中的V指的是干扰线上电压的幅值，V*Kf是被干扰线上产生的干扰信号的幅值。2.远端串扰：我们对比线间距为W、2W、3W的数据，发现近端串扰的系数随着线间距增大而明显减小。1.近端串扰：我们对比线间距为W、2W、3W的数据，发现近端串扰的系数随着线间距增大而明显减小。

进端噪声：由于信号从开始到传输到右侧的过程中，静态线上一直就电流(无延时，且上升延同步)，而且整个过程中一直有电流，并且当信号传输到最有侧时，还有最后一个电流往左走，所以持续时间是信号从左到右花费时间的两倍。进端噪声：由于信号从开始到传输到右侧的过程中，静态线上一直就电流(无延时，且上升延同步)，而且整个过程中一直有电流，并且当信号传输到最有侧时，还有最后一个电流往左走，所以持续时间是信号从左到右花费时间的两倍。与电容耦合电流的区别是这里是负电压。三.容性耦合电流+感性耦合电流。

左图是把所有的电容大小做成柱状图，右图是只考虑互容的柱状图。由图可以明显看出，信号和地之间的电容远大于互容，而相邻导线间的互容远大于相隔导线的互容。左图是把所有的电感大小做成柱状图，右图是只考虑互感的柱状图。由图可以明显看出，导线本身的电感远大于互感，而相邻导线间的互感远大于相隔导线的互感。Cii、Lii代表信号导线本身的电感和电容，Cij、Lij（i不等于j）代表互容和互感。LL和CL是单位长度导线的电容和电感，而Cm和Lm是导线间的互容和互感。一.什么是传输线串扰。二.为什么会产生串扰。

以上是信号反弹图的推导，信号在传输线上传输的时间为5ns,在第一个5ns的时间信号从输出端到达负载端，下一个5ns信号从负载端回到输出端.下图是。一.信号反弹的由来（信号时延和传输线阻抗）三.使用仿真软件模拟。

如果只用一个电阻在差分线对内端接，设计方式如下。1.使用材质均匀的PCB板材质。很明显第四种材质是最均匀的。2.采用阻抗可控的接插件。3.为传输线提供屏蔽保护。五.传输线其它注意点。

当信号源内阻为10Ω时，可以在信号源输出端直接串联一个40Ω电阻，这个时候这两部分认为是一个整体，特性阻抗等于50R。此时在传输线左端电压是0.5V，到负载端反射电压是0.5V，所以负载端实际电压等于入射电压0.5V+反射电压0.5V=1V，当负载端的反射电压到信号源端时，反射电压等于0，所以下个传输过程到达负载端的入射信号电压还是0.5V，加上反射信号0.5V，负载端的电压还是1V。这样无论是信号输出端还是负载端都没有波形震荡。第二种方法是在负载端并联一个上拉或者下拉电阻，这样负载端的反射信号就很小了。

信号在传输线上传播需要时间。下面以FR4为例进行计算。什么时候需要匹配传输线的阻抗。以下是阻抗的计算方法。

方法1：如左图，电容两个焊盘各自位于电源和接地层，通过过孔与铜箔直接连接。其实就是减小铜箔重合面积。方法2：如右图，将电源层分开，中间放一块小的电源层，这几块铜箔通过磁珠连接，其实就是破坏谐振频率。

可以很明显得看到单容值电容并联可以在一段频率范围内将阻抗降到很小，而多个不同容值电容并联可以减轻并联谐振的影响，在较宽频率范围内将阻抗降低到相对比较小。方式1是我们常规的放置方式，但是该方式有一个问题，由于电流流向一致，电容间的互感会加强单颗电容的自感，导致单颗电容的等效电感加大，导致去耦效果变差。左图是用3个相同容值的电容并联，右图是用3个不同容值的电容并联。由图可知相同容值电容并联可减小很窄频域范围的阻抗，多颗不同容值的电容并联，可以在较宽的频域内降低阻抗，但是需要注意的是，改进的方法如图2和图3.

去耦电容的电源引脚，和设备的电源引脚都通过最低的连接电感连接到上述的电源铜箔上；将电源铜箔和0V参考平面安排在相邻的铜箔层中，并尽可能减小它们之间的介质厚度。在电路板中，常用的去耦方式有两种： •在电源网络中（电源和接地之间）放置电容；C×ΔV=I×Δt ΔV：允许的最大电压波动 I：可能产生的最大电流消耗 Δt：上述电流消耗所存在的時間。去耦电容的要求： 尽可能低的ESR和ESL；•电源网络的阻抗越高，波动的电流会形成更大程度的波动电压；•波动的电流和波动的电压会造成对外辐射的电场和磁场。

信号线上的回路电流一般大部分会从正下方或者正上方的参考面流过，当返回通道宽度为3W或者3H时，95%的电流会往这走。但是对于贴片元件，一般是波峰焊，不存在这个问题，而且花焊盘会引入额外的引线电感，早些时候由于工艺的限制，使用整块铺铜的时候，压接的线路板在受热等情况时容易变形，所以有些会采用网状铺铜。由于最下层信号线下方没有地层，所以返回路径会很长，这个时候加一个电容，通过过孔连接电源和地层，电容右侧打孔接电源层，当信号跨参考面时，黄线为信号线，红线为信号线电流路径，蓝线为参考面上的返回电流路径。

需要注意的排版规则是，在干扰端和产品端有一条整齐的分割线，避免接插件处的干扰信号干扰到板子上。