STA（静态时序分析）和LEC（逻辑一致性检查），为什么还要进行后仿真

也许你天天做些fpga，写完代码就直接编译成功，锁定引脚后，马上使用signaltaII软件。 也许你一天，你发现signaltapII看信号的痛苦，一个源代码文件修改一点，要花个20分钟编译一次。 也许你一天，你用了CPLD，不能使用signaltap II。 你终于知道后仿真的重要性。 有人说功能仿真，要在信号上面加延时控制，满屏的代码都是 A<= #S B；C<=#$ A...

自从上次关于后仿的文章发布以后，又陆续收集到了一些关于后仿的其它小技巧。这次整理出来作为前文的补充，希望对大家有所帮助。文中提到的仿真器默认是VCS.初始化寄存器的值有时候后仿中因为各种...

后仿

1. 了解前仿和后仿的概念；2. SDF文件的介绍；3. 常见corner的介绍。

后仿

后仿真是时序仿真，仿真时采用 DC 综合及布局布线（P&R）之后的门级网表（Netlist）且添加时序信息，是一种有延时情况下的仿真，主要对物理电路实现的时序进行验证，检查建立时间和保持时间（Setup/Hold Time）是否满足工艺需求、是否有时序违例（Timing Violation），是一种带时序反标的门级仿真（Gate Level Simulation, GLS, 门仿）。log 名称为 反标时，自定义的名称，例如 $sdf_annotate() 中的 sdf_logfile。

lec：等效逻辑检查logic equality check，用于检查网表在综合前后或布线前后的逻辑等价性。 S家执行LEC的工具为synopsys formality；C家执行LEC的工具为cadence conformal。 http://news.eeworld.com.cn/mp/Icbank/a61555.jspx ...

lec是独立的不基于任何指定的综合工具 key point mapping ummapped points有三类 formal functional comparison algorithms 两种comparison方式 setup mode 和 lec mode blackbox set report unreachable key points 设置选项尽量避免unreachable报告因为很

验证，顾名思义就是通过仿真、时序分析、上板调试等手段检验设计正确性的过程，在FPGA/IC开发流程中，验证主要包括功能验证和时序验证两个部分。为了了解验证的重要性，我们先来回顾一下FPGA开发的整个流程。FPGA开发流程和IC的开发流程相似，主要分为以下几个部分：   1）设计输入，利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来；   2）功能验证，也就是前仿真，

STA：Static timing analysis 目的: 在不采用动态激励的情况下，通过静态分析delay并检查时序是否满足。 STA贯穿在整个后端流程中，逻辑综合阶段和RouteOPT阶段，STA引擎被嵌入在相应的工具中，到了Signoff阶段的STA，会使用专门的STA工具。前者使用估算的RC信息(TLU+)，后者使用准确的RC信息(NXTGRD)。 Signoff阶段的STA使用signoff标准约束，指的是SDC。 工具： Synopsys PT(PrimeTime）（主流） C

Modelsim仿真方法 前仿真和后仿真的区别 一定要看！！！！ https://www.cr173.com/html/46179_1.html 前仿针对RTL的功能验证， 后仿针对是综合后（加入了约束，单元延时等信息）的网标文件， 形式验证，https://www.cnblogs.com/guolongnv/articles/8005544.html 形式验证是一种综合性的验证...

数据的收集和录入往往会出现错误，分析前的核查十分重要

VLSI的设计周期分为两个阶段：前端和后端。前端涵盖架构规范、编码和验证，而后端涉及目标制程技术节点上设计的物理实现。 本文主要介绍LEC（逻辑等效检查）在ASIC设计周期中的重要性，如何检查它以及当LEC失败时该怎么做。我们将探索一个测试用例，看看如果LEC失败会发生什么，如何查明问题以及采取哪些措施来解决问题。 LEC的重要性 ASIC在流片之前，要经历一系列设计步骤，如综合、布局布线、签核（sign-offs）、ECO（工程变更单）以及众多优化过程。在每个阶段，我们都需要确保逻辑功能完好

lec（logic equivalence checking）又叫formal check，是对ic design的综合，PR前后的设计进行逻辑对比检查的工具/手段，保证综合不改变rtl原始的logic function。目前用的较多的就是C家的formal工具。接下来介绍一下lec的流程，关于原理介绍，见上一个章节。......