���ɵ�·��������

 �һ�����
 ��Ҫע��

QQ��¼

ֻ��һ�������ٿ�ʼ

����
����: verilog vhdl ISE altera Quartus
�鿴: 4657|�ظ�: 2

arm��fpga����ͨ�����⣺����˫��ram��ip�������ж�дʱ�ӣ�arm����RAMû��ʱ����..

[��������]
vvt ������ 2015-8-5 04:13:37 | ��ʾȫ��¥�� |�Ķ�ģʽ
arm��fpga����ͨ�����⣺����˫��ram��ip�������ж�дʱ�ӣ�arm����RAMû��ʱ���źţ���ô����˫��ram��ʱ���źţ����о����Ĵ���ָ��һ��
С÷�� ������ 2015-8-6 08:16:50 | ��ʾȫ��¥��
û��ʱ�ӣ���Ҫ������˫��RAM���������ڲ�����ʱ�ӣ��ⲿARMֱ�Ӹ�����ַ���ߺͶ����󼴿ɡ�RAMֻҪ��ַ���䣬����ӦѰַ���ݲ�������
fpga_feixiang ������ 2024-7-10 14:17:15 | ��ʾȫ��¥��
6                              
����Ҫ��¼���ſ��Ի��� ��¼ | ��Ҫע��

�������ֹ���

�ر�

վ���Ƽ���һ�� /1 ��һ��

QQ|С����|�ֻ���|Archiver|fpga��̳|fpga������̳ ( ��ICP��20003123��-1 )

GMT+8, 2025-8-24 08:24 , Processed in 0.062751 second(s), 19 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

���ٻظ� ���ض��� �����б�