���ɵ�·��������

 �һ�����
 ��Ҫע��

QQ��¼

ֻ��һ�������ٿ�ʼ

����
����: verilog vhdl ISE altera Quartus
�鿴: 224|�ظ�: 3

FPGAͨ��AXI���߶�дDDR3

[��������]
zsl66666888 ������ 2025-4-22 14:01:58 | ��ʾȫ��¥�� |�Ķ�ģʽ
FPGAͨ��AXI���߶�дDDR3

�������а���������Դ

����Ҫ ��¼ �ſ������ػ��鿴��û���˺ţ���Ҫע��

x
zxopenhl ������ 2025-4-23 10:53:11 | ��ʾȫ��¥��
FPGAͨ��AXI���߶�дDDR3

����

��!��ֱ�� bitly.net/gggii ������Ƶ bitly.net/jj66jj ���Ƕ�˹���ֵ�����:һ�������۶�����������Ȩ,��Ҫȥ���������κ�����;һ�������Ķ������̵���Ȩ,��Ҫȥ���������κοں�;һ��ǹ���ܶ�׼ƽ������Ȩ,��Ҫȥ��   ������ 2025-4-23 15:48
��xx ������ 2025-4-23 14:44:50 | ��ʾȫ��¥��
FPGAͨ��AXI���߶�дDDR3
����Ҫ��¼���ſ��Ի��� ��¼ | ��Ҫע��

�������ֹ���

�ر�

վ���Ƽ���һ�� /1 ��һ��

QQ|С����|�ֻ���|Archiver|fpga��̳|fpga������̳ ( ��ICP��20003123��-1 )

GMT+8, 2025-6-10 10:04 , Processed in 0.069832 second(s), 21 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

���ٻظ� ���ض��� �����б�