���ɵ�·��������

 �һ�����
 ��Ҫע��

QQ��¼

ֻ��һ�������ٿ�ʼ

����
����: verilog vhdl ISE altera Quartus
�鿴: 403|�ظ�: 4

FPGA_100��֮��_��������

[��������]
dameihuaxia ������ 2023-10-8 09:25:42 | ��ʾȫ��¥�� |�Ķ�ģʽ


�������а���������Դ

����Ҫ ��¼ �ſ������ػ��鿴��û���˺ţ���Ҫע��

x
lihongkun16 ������ 2023-10-8 09:31:06 | ��ʾȫ��¥��
FPGA_100��֮��_��������

����

��!��ֱ�� bitly.net/jcjj ������Ƶ bitly.net/222i �չ�1928������"�ʱ�����Σ��"�۶�,24����Ϊ"�ʱ�����Σ����������";25��26����Ϊ"��һ���Ӿ�";27���ٴ�ȷ���ʱ�����������Σ��.�������չ��Լ�Σ��   ������ 2023-10-8 14:57
 ¥��| dameihuaxia ������ 2025-4-23 11:25:50 | ��ʾȫ��¥��
CVSD�㷨����������FPGA�е�ʵ��
http://www.fpgaw.com/forum.php?m ... 6&fromuid=58166
(����: fpga��̳|fpga������̳)
��xx ������ 2025-4-23 14:41:55 | ��ʾȫ��¥��
FPGA_100��֮��_��������
����Ҫ��¼���ſ��Ի��� ��¼ | ��Ҫע��

�������ֹ���

�ر�

վ���Ƽ���һ�� /1 ��һ��

QQ|С����|�ֻ���|Archiver|fpga��̳|fpga������̳ ( ��ICP��20003123��-1 )

GMT+8, 2025-6-10 10:03 , Processed in 0.093349 second(s), 25 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

���ٻظ� ���ض��� �����б�